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通盘经由中的任何特殊都可能像滚雪球相通扩大，因此必须尽早发现并惩处问题。

多芯片组件(Multi-die assemblies)正迫使工程团队在遐想经由的更早阶段就筹划出多样组件将怎么运作和交互，并为它们的考证和测试制定详备贪图。

尽管“左移(shift left)”和“右延(extend right)”的倡导至少在往时几年里也曾存在，但在前沿遐想领域所需的细节水平以及需要筹商的数据量正在爆炸式增长。如今的遐想必须包含基于不同工艺节点开发的芯粒(chiplets)互连、多样类型的存储器、基于特定责任负载梯度的热图、追踪老化效应的监测器，以及对硬核和软核IP更详备的特点刻画。

这些遐想可能波及多个芯粒以及某种类型的中介层(interposer)或先进基板，甚而还有一些正在开发中的全3D-IC。起始进芯片的开发老本可能高达1亿好意思元甚而更多，因此确保这些开辟平时且可靠运行的赌注巨大。

“遐想范围变得宏大，要是你正在作念十亿门级的遐想，在RTL阶段考证聚拢性变得至关紧迫，而不是恭候在网表阶段考证，因为你根底无法加载那些遐想，”Synopsys产物经管扩充总监Kiran Vittal默示。“今天神用的一些时代，包括临时强迫的方法，甚而可能无法适用于这类遐想。SoC的范围在门数、IP复用方面都在增长，而且有着越来越多的电源域和时钟域。”

通盘经由中的任何特殊都可能像滚雪球相通扩大，因此必须尽早发现并惩处问题，尤其是在遐想任何部分发生变更的情况下。遐想端的任何变更都需要反应在日益复杂的可测性遐想(DFT)贪图的更新中。

新的DFT挑战

“功能性ECO（工程变更教导）的一个小篡改可能会影响DFT，”Vittal说，“这意味着变更必须在RTL阶段进行考证，然后连系通盘遐想已毕过程。与此同期，现在的每个遐想都使用了复杂的DFT结构，如测试压缩(test compression)，以前这等闲是在SoC级别添加的。但现在遐想团队也在模块级别或子系统级别添加测试压缩。可能存在多层测试压缩，从模块聚拢到子系统再到SoC，DFT部分里面有广泛新的聚拢。”

这还仅仅运转。“在RTL阶段存在功能性DFT问题，举例组合环路(combinational loops)，以及与时钟、复位和时钟门控的可控性联系的移位/拿获景况问题，”Cadence产物工程组总监Kanwarpal Singh剖析注解说念，“还可能存在独特的问题，如时钟/数据交叉、测试景况下存储器未被旁路，以及锁存器不透明等。”

DFT所需的细节水平需要反应这些多芯片组件复杂性的巨大增多。更具挑战性的是，测试仪可能无法拜访统统引脚或信号旅途，而且芯粒和存储器的高度和步地可能各不疏通。最紧迫的是，很多先进封装是遐想不能或缺的一部分，而且可能高度定制化。

“DFT的中枢在于可控性和可不雅测性，为了确保遐想是可测试的，遐想东说念主员需要确保测试时钟聚拢正确，复位信号能到达预期的触发器，时钟门控被启用/可控，且测试信号正确聚拢到存储器，”Singh说，“DFT逻辑聚拢中的任何问题都可能导致遐想中的触发器变得不能扫描，从而耗费测试掩盖率。RTL阶段是发现并树立这些问题的最好时机。这将节俭后期腾贵的迭代老本。”

其他东说念主也默示赞同。ChipAgents首席扩充官William Wang指出，现在大多数DFT故障都是集成故障，扫描、测试和复位信号在层级、电源域和复用IP之间的缺失或中断传播属于结构性聚拢问题，而非详尽问题。“RTL是树立老本最低的终末阶段。在DFT插入和物理已毕之后，聚拢性错歪曲导致ECO级联和进程延误。在RTL阶段捕捉它们具有最高的投资禀报率(ROI)。”

可是，提及来容易作念起来难。“测试限度信号，如scan_enable（扫描使能）、test_mode（测试景况）、测试时钟和复位，并未到达统统预期的端点，”Wang说，“此外还有低功耗感知(power-aware)的DFT舛误，举例扫描旅途穿过断电域，或者梗阻和保合手逻辑不是测试安全的(test-safe)。功能景况和测试景况之间存在时钟和复位不一致，还有因参数化和逻辑生成导致的包装器(wrapper)和顶层集成舛误。”

贪图是什么？

工程师可能要在多芯片遐想中处理数百个不同的接口IP。“如今看到一百万个聚拢曲直不时见的，”Vittal说，“最近，一位客户告诉咱们，他们在SoC级别需要考证60亿个聚拢/节点。这等于存在的挑战，需要得到惩处。罗致左移方法在RTL阶段提前捕捉问题是支吾这些挑战的最好神志。”

这意味着芯片架构师必须详情测试将在那边进行，测试什么，以及怎么剖析注解恶果。

“会诊部分并不太难，”西门子EDA(Siemens EDA)产物经管高等总监John Ferguson指出，“咱们也曾有一些法度到位。在很大程度上，要是你通过了LVS（疆土与旨趣图一致性检讨）且遐想适当，那么从输入引脚到输出引脚，你不错在阿谁三维系统内的任何所在进行会诊。但在怎么进行物理测试方面存在一些挑战。你不错将一个零丁的裸片或芯粒放在测试台上，要是是已知好芯粒(KGD)，你不错将其放入系统中，一切都会运行邃密。问题在于，当你把它放入系统中时，它会变热，它在责任，它受到应力，它的阐扬将不再疏通。现在的问题是它是否在我的规格范围内。这是一个全新的问题。咱们需要弄明晰这少许。”

惩处这个问题的神志各不疏通。“有些公司会作念已知好芯粒、已知好堆叠和已知好封装，他们会把这些组合起来，情况会稍稍好少许，”Ferguson说，米兰“但这仍然是个问题。即使你想拿通盘3D-IC组件说，‘这通盘东西是已知好的，我不错把它用到任何我要放的所在’，你依然有问题。它经验了制造过程，受热并产生了翘曲。现在我把它放在测试台上探伤它，但它聚拢到正确的东西了吗？可能莫得。是以现在你有了一个全新的问题。可能有一些正确的方法来作念这件事。咱们不错对翘曲进行建模，咱们不错告诉你那边可能需要更长的聚拢，那边需要更短的。但这仍然需要惩处。这是一个悬而未决的问题。”

更多的裸片意味着更多的潜在问题。“一个是性能测试，”Keysight EDA新阛阓和策略贪图高等总监Chris Mueth说，“在芯粒上获得测试点很难，但治服一些行业法度，测试开辟公司会围绕这少许进行立异。要是你正在寻找一种单一测试惩处决策，即领有一个神奇的系统级测试，或者以某种神志运行芯片，让你知说念你有了一个好的组件，那是提及来容易作念起来难。内建自测试(BIST)对这类组件很紧迫，因为你无法探伤统统东西。要是你体恤的是裸片的结构好意思满性（这是主要瓶颈），你该怎么测试？你不错用TDR（时域反射计）系统来测试，它允许你通过探伤封装上的引脚来窥视封装里面。你不错像X光机相通探伤并骨子上透视里面，并通过TDR系统推断封装里面的毛病。是以这是一种方法。天然，终极的左移是在前端进行严格的仿真，这么你在后端对封装好意思满性的担忧就会减少。”

鉴于这些合手续存在的挑战和多芯片测试的复杂性，遐想团队必须再行念念考他们的考证和DFT策略。这恰是先进考证方法剖析作用的所在，它弥合了物理测试和逻辑测试需求之间的畛域。

在考证领域，静态和动态考证在惩处聚拢性挑战方面剖析着述用。“静态考证有助于在RTL阶段早期发现问题，节俭后期腾贵的迭代，”Cadence的Singh说，“动态仿真也不错匡助检讨RTL中DFT电路的正确性。”

不外，固然静态检讨能捕捉到大多数聚拢性舛误，包括可达性、好意思满性、违规交叉和持续不匹配，但“独一在静态正确性得到保证后，动态仿真才有用，”ChipAgents的Wang说。这等于为什么ChipAgents专注于代理驱动(agent-driven)的静态聚拢性推理，然后残忍进行最小化的动态测试。

制定贪图

以一种适用于单一责任负载的神志将各部分组合在一齐本身等于一个挑战。但举例为AI数据中心构建一个独到的遐想则要勤劳得多。

尽管如斯，如故有一些共同身分。Synopsys的Vittal指出了遐想团队支吾这些挑战需要遴荐的五个初步方法，包括：

将考证左移至RTL阶段，在详尽或网表创建之前捕捉聚拢性和DFT问题，最大措施地减少卑鄙问题和进程延误的风险。

诓骗可膨胀的静态考证器具，处理具少见十亿聚拢的超大范围复杂遐想，突出传统仿真和步地考证器具的措施。

使用与遐想无关且可复用的考证结构（如宏和用户界说的持续），以便更平缓地合适不同的芯片，包括先进的多芯片和芯粒架构。

优先筹商快速、全遐想范围的结构检讨和扶助总结的经由，以跟上等闲的遐想变更和ECO，确保每次更新后DFT和功能好意思满性得以看护。

声明：市场有风险，投资需谨慎。本文为AI基于第三方数据生成，仅供参考，不构成个人投资建议。

近两年，已有多家国内创新药企就PD-1/VE­GF双抗与跨国药企达成BD交易，包括康方生物、三生、普米斯等，尤其是三生制药在2025年与辉瑞达成的交易，核心资产也是PD-1/VEGF双抗SSGJ-707，‌首付款达到12.5亿美元，刷新了中国创新药BD交易的首付款纪录，也带动了国内的BD热潮。

罗致扶助大范围调试和根底原因分析的器具功能，允许团队快速识别并惩处聚拢性或值旅途故障。

随后的其他方法也需要跟进。“芯片架构师/遐想师需要矍铄到，确保测试时钟/复位和其他DFT逻辑的正确聚拢有助于使遐想作念好扫描准备，并有助于已毕测试掩盖率办法，”Cadence的Singh说，“这意味着他们需要在最运转就筹划DFT，并在RTL阶段扩充聚拢性检讨，以节俭遐想周期后期腾贵的迭代老本。”

他们需要将其当作遐想的一部分来处理，在送去制造之前完成。ChipAgents的Wang默示，遐想团队应将DFT聚拢视为接口公约，而不是RTL之后的剧本问题，并在合手续集成(CI)中一语气运行聚拢性检讨，而不是在流片前只作念一次。“此外，在RTL阶段使用低功耗感知和层级感知的静态分析，并将DFT检讨与功能聚拢性对皆，因为很多错歪曲同期影响两者。”

论断

早期且正经的考证方法关于经管当代芯粒和多芯片遐想的复杂性至关紧迫，RTL阶段的静态考证不错在腾贵的卑鄙舛误发生之前捕捉到大多数聚拢性和DFT问题。可膨胀、与遐想无关的器具和合手续的聚拢性检讨——由旨趣图可视化和可复用宏等功能扶助——已毕了提高等闲遐想变更的高效调试和合适。

办法是了解问题所在，并尽快惩处它们。“使用静态器具不错匡助在RTL阶段早期发现DFT聚拢性问题，”Singh补充说念，“这些检讨不错在统统层级——IP、子系统和SoC——进行。领有DFT信号的好意思满聚拢图有助于后期的扫描链插入和测试签核(sign-off)。”

*声明：本文系原作家创作。著述内容系其个东说念主不雅点，本身转载仅为共享与估量，不代表本身传颂或招供，如有异议，请讨论后台。

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